MIPI D-PHY的接收端容限測(cè)試

除了對(duì)于D-PHY設(shè)備的發(fā)送的信號(hào)質(zhì)量有要求以外，MIPI協(xié)會(huì)還規(guī)定了對(duì)于接收端的容限要求，D-PHY的CTS規(guī)定的接收端的測(cè)試項(xiàng)目主要包含以下幾個(gè)部分。

(1)LP信號(hào)電平和時(shí)序的判決容限(GROUP1:LP-RXVOLTAGEANDTIMINGREQUIREMENTS):其中包含了被測(cè)件對(duì)于LP信號(hào)高電平、低電平的判決閾值和容限對(duì)于脈沖寬度的判決容限測(cè)試等。(TestIDs:2.1.1，2.1.22.1.3,2.1.4,2.1.5.2.1.6，2.1.7，2.1.8)

(2)LP狀態(tài)下的指令時(shí)序判決容限(GROUP2:LP-RXBEHAVIORALREQUIREMENTS):其中包含了被測(cè)件在LP狀態(tài)下對(duì)于初始化、喚醒、Escape模式切換指令時(shí)序的判決容限測(cè)試等。(TestIDs:2.2.1，2.2.2,2.2.3，2.2.4，2.2.5,2.2.6,2.2.7，2.2.8) MIPI-DSI從機(jī)接口電路主要包括4個(gè)模塊:物理傳輸層模塊、通道管理層模塊、協(xié)議層模塊以及應(yīng)用層模塊;湖南MIPI測(cè)試檢查

終端電阻的校準(zhǔn)，需要通過如圖3所示的RTUN模塊來實(shí)現(xiàn)。它的原理是利用片外精細(xì)電阻對(duì)片內(nèi)電阻進(jìn)行校準(zhǔn)?；鶞?zhǔn)電路產(chǎn)生的基準(zhǔn)電壓vba(1.2V)經(jīng)過buffer在片外6.04K電阻上產(chǎn)生電流，用同樣大小的電流ires流經(jīng)片內(nèi)電阻產(chǎn)生電壓與rex-tv(1.2V)進(jìn)行比較，觀察比較器的輸出。通過setrd來控制W這三個(gè)開關(guān)，從000到111掃描，再從111到000掃描，改變片內(nèi)電阻大小，觀察比較器輸出cmpout信號(hào)的變化，從而得到使得片內(nèi)電阻接近6.04K的控制字。圖2中的比較器終端電阻采用與該模塊相同類型的電阻，以及成比例的電阻關(guān)系。當(dāng)RTUN模塊完成校準(zhǔn)后，得到的控制字setrd同時(shí)控制比較器的終端電阻，從而使得比較器終端電阻接近100歐姆。湖南MIPI測(cè)試檢查什么是mipi一致性測(cè)試；

2，MIPI協(xié)議的主要應(yīng)用領(lǐng)域

2.5G、3G手機(jī)、PDA、PMP、手持多媒體設(shè)備

3，目前應(yīng)用為成熟的兩個(gè)接口CSI(CameraSerialInterface)一個(gè)位于處理器和顯示模組之間的高速串行接口DSI(DisplaySerialInterface)一個(gè)位于處理器和攝像模組之間的高速串行接口。

4，DSI分層結(jié)構(gòu)DSI分四層，

對(duì)應(yīng)D-PHY、DSI、DCS規(guī)范、分層結(jié)構(gòu)圖如下：

?PHY定義了傳輸媒介，輸入/輸出電路和和時(shí)鐘和信號(hào)機(jī)制。

?LaneManagement層：發(fā)送和收集數(shù)據(jù)流到每條lane。

?LowLevelProtocol層：定義了如何組幀和解析以及錯(cuò)誤檢測(cè)等。

?Application層：描述高層編碼和解析數(shù)據(jù)流。

國(guó)際移動(dòng)行業(yè)處理器(MIPI)聯(lián)盟日前正式發(fā)布了針對(duì)移動(dòng)電話的顯示器串行接口規(guī)范(DisplaySerialInterfaceSpecification，DSI)。DSI基于MIPI的高速、低功率可擴(kuò)展串行互聯(lián)的D-PHY物理層規(guī)范。

基于SLVS的物理層支持高達(dá)1Gbps的數(shù)據(jù)速率，同時(shí)產(chǎn)生極小的噪聲?；贒-PHY技術(shù)，DSI增加了功能以滿足移動(dòng)設(shè)備顯示子系統(tǒng)的需要，包括低功率模式、雙向通信、16、18和24位像素的本國(guó)語言支持，并具備單一接口驅(qū)動(dòng)4塊顯示屏的能力，以及對(duì)緩沖和非緩沖面板的支持。 Global Operation的測(cè)試；

2，MIPID-PHY測(cè)試項(xiàng)目

(1)DataLaneHS-TXDifferentialVoltages

(2)DataLaneHS-TXDifferentialVoltageMismatch

(3)DataLaneHS-TXSingle-EndedOutputHighVoltages(

4)DataLaneHS-TXStaticCommon-ModeVoltages

(5)DataLaneHS-TXStaticCommon-ModeVoltageMismatchΔV_CMTX(1,0)

(6)DataLaneHS-TXDynamicCommon-LevelVariationsBetween50-450MHz

(7)1.3.10DataLaneHS-TXDynamicCommon-LevelVariationsAbove450MHz

(8)DataLaneHS-TX20%-80%RiseTime

(9)DataLaneHS-TX80%-20%FallTime

(10)DataLaneHSEntry:T_LPXValue

(11)DataLaneHSEntry:T_HS-PREPAREValue

(12)DataLaneHSEntry:T_HS-PREPARE+T_HS-ZEROValue

(13)DataLaneHSExit:T_HS-TRAILValue

(14)DataLaneHSExit:30%-85%Post-EoTRiseTimeT_REOT

(15)DataLaneHSExit:T_EOTValue

(16)DataLaneHSExit:T_HS-EXITValue

(17)HSEntry:T_CLK-PREValue

(18)HSExit:T_CLK-POSTValue

(19)HSClockRisingEdgeAlignmenttoFirstPayloadBit

(ata-to-ClockSkew(T_SKEW[TX])

(21)ClockLaneHSClockInstantaneous:UI_INSTValue

(22)ClockLaneHSClockDeltaUI:(ΔUI)Value MIPI-DSI接口電路構(gòu)架;湖南MIPI測(cè)試檢查

MIPI接口高速接收電路設(shè)計(jì)；湖南MIPI測(cè)試檢查

通道管理層:包括時(shí)鐘切換模塊和數(shù)據(jù)融合電路，時(shí)鐘切換模塊主要為數(shù)據(jù)處理邏輯提供時(shí)鐘信號(hào)，高速接收時(shí)提供主機(jī)發(fā)送過來并進(jìn)行四分頻后的時(shí)鐘，低功耗傳輸時(shí)提供數(shù)據(jù)通道0總線異或而來的同步時(shí)鐘，TA傳輸時(shí)則提供本地時(shí)鐘作為電路的同步時(shí)鐘。數(shù)據(jù)融合模塊則將物理傳輸層輸出的數(shù)據(jù)進(jìn)行融合，并進(jìn)行多級(jí)緩存，以備協(xié)議層進(jìn)行數(shù)據(jù)的ECC、CRC檢測(cè)及數(shù)據(jù)解碼操作。

協(xié)議層:對(duì)數(shù)據(jù)進(jìn)行ECC和CRC檢測(cè)，并進(jìn)行數(shù)據(jù)包的解碼，輸出相應(yīng)的控制信號(hào)，若檢測(cè)到MIPI協(xié)議所規(guī)定的底層協(xié)議錯(cuò)誤，則標(biāo)志相應(yīng)的錯(cuò)誤標(biāo)志，在TA傳輸則進(jìn)行數(shù)據(jù)包的編碼發(fā)送到物理傳輸層。

應(yīng)用層:根據(jù)協(xié)議層數(shù)據(jù)包解碼結(jié)果，若是高速的圖像數(shù)據(jù)，則將數(shù)據(jù)轉(zhuǎn)換成DPI格式輸出，若是低功耗數(shù)據(jù)或命令，則將數(shù)據(jù)轉(zhuǎn)換成DBI格式輸出。 湖南MIPI測(cè)試檢查